Verilog如何使用除法？
IP应使用ISE上的Diverider调用IP核心。直接分配部门编号。
不。
HDL中的乘法号直接编写。
VerilogHDL是一个硬盘，描述了数字系统硬件的结构和行为。
它可以描述逻辑循环器车，逻辑上的术语。
。
Veriloghdl和VHDL是世界上两个最受欢迎的部分，并在1 9 8 0年代中期发明。
由GatewayDeignMautomation发明，该元素是由Cadence于1 9 8 9 年购买的。
这两个HDLS都是IEEE标准。
求一份用verilog设计电子日历的。 最好详细点。 感谢了！！！！急
4 .1 显示设计的基本显示原理：时钟开始在0：0：0：00：00,000显示，这意味着数字管显示000000，然后每第二秒添加1 秒钟，第二秒钟第二件事第二件星期一第二个星期一第二个星期一第二个星期一星期一星期一星期一星期一星期一星期一星期一星期一第二个星期一第二星期一第二个星期一第二个星期一第二个星期一第二个星期一第二个星期一第二个星期一星期一第二个星期一第二个星期一，再加上1 ，第二位为0。1 0列在第二位达到5 ，那就是 5 9 秒，在几分钟内加1 ，并在1 0秒内返回0。
因此，手表的最大显示值为2 3 小时5 9 分5 9 秒。
只要在此确定1 秒的时间，其他位就会基于此累积。
同时，当时钟达到其最大值时，天数也会增加一天。
也增加了1 根据不同的月份，太阳日历中显示的天数为2 8 、2 9 、3 0和3 1 天。
增加1 等，显示永久日历的现实。
此外，您可以在连接方法的通用电路图上看到，因此我不会在此处解释。
显示一些电路图4 .1 1 算法优化了永久日历1 该算法相对简单，每个月的总天数相对固定。
仅在2 月，五个舞蹈中的2 9 天，一年中的2 8 天不高。
每个月的时间表。
主要是确定每个月的第一周的一天。
我们知道，1 9 01 年1 月1 日是星期二，每周一周的变化为7 天。
到1 9 01 年2 月1 日，第1 天总共经过了3 1 天（从表1 中可以看到），而模型3 1 至7 是1 月3 日：1 月3 日，I9 01 是第三天，在添加三个之后，是第六。
因此，1 9 01 年2 月1 日是星期五。
同样，可以计算出1 9 01 年至2 1 00天的任何一天是一周中的一天。
1 2 3 4 5 6 7 8 9 1 1 1 1 2 1 月的表格leap年3 1 2 9 3 1 3 03 1 3 03 1 3 03 1 3 03 1 3 03 1 3 03 1 3 03 1 3 03 1 3 03 1 3 03 1 3 1 2 月球日历算法是相对复杂的月历日历算法。
它的一部分是星期日和月历之间的信件； 以下仅是月球和太阳之间与设计有关的关系。
表2 位计数01 2 3 4 5 6 7 8 9 1 1 1 1 2 1 3 1 4 1 5 数据！！！ （总计1 6 位）在表2 中显示。
其中，“ 0” in”！（0/1 ）表示3 0天，“ 1 ”表示2 9 天。
XXXX（4 位可以代表0〜1 5 的范围），而“ 0”意味着“ 1 〜1 2 ”意味着可以通过一月份的特殊声明来解决某个LEAP 1 ，1 9 01 至2 月1 日 在1 9 01 年，根据月历表，1 9 00年1 1 月2 9 天，有3 1 天，因此3 1 -2 9 = 2 天。
比当前月月的总天数，不要继续扣除月球月的总天数Lake and DS1 3 02 日历设计可用于五个月，每日和周。
1 3 02 有1 2 个寄存器，其中7 个与日历和时钟有关。
，控制登记册，充电登记册，观察注册并与RAM相关的注册。
单个RAM总共有3 1 个单位，每个单元以8 位字节的形式配置，其预期寿命为Control词是C0H〜FDH，其中奇数是读取活动，甚至数字是记录活动； 控制单词是FEH（书面）和FFH（读）。
4 .2 .2 软件与硬件DS1 3 02 和真实时间显示时间的CPU之间的连接需要三行，即SCLK（7 ），I/O（6 ）和RST（5 ）。
图3 显示了DS1 3 02 和8 9 C2 05 1 的连接图，其中LCD用于显示时钟。
4 .2 .3 DS1 3 02 和CPU之间的连接实际上，在调试程序时，您只能添加3 2 ,7 6 8 KHz晶体振荡器，而无需其他电容器。
选择晶体振荡集时，不同晶体振荡的误差也很大。
另外，DS1 8 B2 0也可以添加到上电路中以显示真实时间温度。
只需占据CPU端口即可。
LCD也可以用LED代替，还可以使用由Weixinjie Beijing Technology Development Co.，Ltd制造的1 0位LCM1 01 多功能段的1 0位LCD LCD模型，该段包含WatchDog（WDT）。
低功耗，电流为显示状态下的2 μA（典型值），在节能模式下小于1 μA，并且操作电压为2 .4 V至3 .3 V，带有清晰的屏幕。
4 .3 总体设计实现过程：DS1 3 02 系列芯片发送到微控制器，然后处理微控制器并输出。
7 4 LS1 6 4 信号变量为并行信号，每个1 6 4 对应于LED的七个段代码和三个对应于三线LED数字管的1 6 4 微控制器P2 .6 -P2 .0以圆柱驱动器的形式连接到七个半导体球，总共有七列数字管。
整个过程显示在图中。
4 .4 系统软件设计4 .4 .1 程序流程图
试用Veriloghdl设计一个七段数码管的显示译码器，要求可以同时兼容共阴共阳数码管
mduled8 _display（clk，rst，comsel，en，play）; inputclk; inputrst; inputcomsel; 输出[7 ：0] en; 输出[7 ：0]播放； Reg [3 0：0]计数； Reg [7 ：0] en; RG [7 ：0]玩； 总是@（posedgeclkornegedgerst）开始（！ en <= 1 ; Play <= 8 'B001 1 1 1 1 1 ; endelsebegincount <= 0; en <= 0; 播放<= 8 'b1 1 000000; endendelsBincount <= count+1 ; 案例（count [3 0:2 8 ]）3 'b000：start（consel）start <= 8 'b00000001 ; 播放<= 8 'B001 1 1 1 1 ; endelsebeginen <= 8 'b1 1 1 1 1 1 1 0; 播放<= 8 'b1 1 000000; endEnd3 'b001 ：beginif（co msel）start <= 8 'b0000001 0; 播放<= 8 'B000001 1 0; endelsebeginen <= 8 'b1 1 1 1 1 1 01 ; 播放<= 8 'B1 1 1 1 1 001 ; endEnd3 'b01 0：beginif（consel）start <= 8 'b000001 00; play <= 8 'B01 01 1 01 1 ; endelsebeginen <= 8 'b1 1 1 1 1 1 1 1 ; 播放<= 8 'b1 01 001 00; endEnd4 'b01 1 ：beginif（consel）beg inen <= 8 'b00001 000; 播放<= 8 'b01 001 1 1 1 ; EndelsBeginen <= 8 'B1 1 1 1 1 1 1 1 ; 播放<= 8 'b1 01 1 0000; EndendandModole这是一个4 -4 个数字的灯。将其更改为“ OutputRegen，然后将4 位动态屏幕更改为一个数字管，只是不断显示
求多功能数字钟verilog的代码
1 InputPlxP的引脚和每个输出信号的引脚 - CLK：时钟信号RST：系统重置信号，活动信号，主动信号，活动信号，活动信号，主动信号，主动信号，主动信号，活动信号，活动信号，活动信号，活动信号，活动信号，时钟重置：000000。EN：按下低暂停，主动级别，按下此键。
单击数字时钟。
S1 ：调整时钟信号，每次点击时，您必须每小时添加一个小时。
S2 ：设置分钟信号，每分钟您每分钟都会增加一分钟。
SKP：演讲者将在5 0秒内在5 0秒内在5 0秒内发布5 0秒。
小时，lotl，lotl，minà，minà，minà，snl以及十分之一和一个小时的数字。
2 这是个好主意。
diiLobeghdl：Moduleclock（Clk，Rst，En，S1 ，S2 ，SPK，SOည့်ခ်，Minrl，Minh，Minh，Minl，Minr，S2 ; InputPlop; Inputplop; Intupplop;输出3 ：0]နာရီ，Hou Rl，Minh，Minh，Minh，Minh，Minl，Secl，Regspk; Reg [3 ：0] SEDL，0； 访问者<= 0; minl <= 0; 0; endelsebeginif（小时）= 2 && && * = 3 ）start <= 0; endelseHourlllllllllllllll <= 0; endelseHourlllllllllllllll <= 0; minl == 9 ）endinlsef（minl == 9 ））minh <= 0; elseminh <= mi nh + 1 ; endelseminl <= minl + 1 ; endleseif（secl == 9 ）//开始<=击败开口的开始是正常的。
开始<= 0; （minh == 5 ）开始<= 0开始。
（to。
== 9 ）开始
