求一份用verilog设计电子日历的。 最好详细点。 感谢了！！！！急
4 .1 显示显示零件设计的基本原理：手表在0：0：00：00,000开始，这意味着数字管的显示，然后是每秒1 秒第二秒第二秒第二秒第二秒第二秒第二秒第二秒第二秒第二秒第二秒第二秒第二秒第二秒添加，添加1 ，然后返回到第二位5 之后的0。1 0，即5 9 秒，1 分钟和1 0 秒可以返回0。
因此，最大时钟显示为2 3 小时5 9 分5 9 秒。
只要确定1 秒的时间，其他位就会根据其积累。
同时，手表达到最大值的天数增加了一个。
如果日历中显示的天数为2 8 、2 9 、3 0和3 1 天后。
增加1 ，依此类推，并显示永恒日历的现实。
此外，您可以看到连接方法的一般电路图，因此我不会在此处解释。
显示一些电路图。
4 .1 1 永久日历 - 优化算法1 日历算法相对简单，并且十月的总天数相对牢固。
只有2 月，在LEAP年为2 9 天，在非释放年份为2 8 天。
每个月的日历协议。
它主要要确定每个月的第一天是哪个工作日。
我们知道，1 9 01 年1 月1 日是星期二，每周一周的变化为7 天。
到1 9 01 年2 月1 日，总共在1 日过去3 1 天（从表1 中可以看出）和3 1 -7 因此，1 9 01 年2 月1 日是星期五。
同样，可以计算出，从1 9 01 年到2 1 00年，每天都是一周中的一天。
表1 2 3 4 5 6 7 8 9 1 1 1 2 年3 1 2 9 3 1 3 03 1 3 03 1 3 03 1 3 03 1 3 03 1 3 03 1 2 月球日历算法月球日历相对复杂，包含两个部分。
它的一部分是晴天与月历日之间的对应关系。
以下是与设计有关的月球和太阳日历之间的关系。
表2 位计数01 2 3 4 5 6 7 8 9 1 01 1 2 1 3 1 4 1 5 数据！！！ （总共1 6 位）显示在表2 中。
其中的意思是“ 0”！（0/1 ）3 0天，“ 1 ”表示2 9 天。
值“ 0”表示没有切换月份，而“ 1 〜1 2 ”是指某个月的一个月。
可以通过特别声明来解决的日子。
HU日历日。
我们知道，在1 9 01 年1 月1 日，相应的农历年是相应的农历日，可以使用以下算法：（1 ）从1 9 01 年1 月1 日到1 9 01 年2 月1 日，计算出3 1 次通过（2 ）在数据表上，月历在1 9 00年1 1 月有2 9 天，即3 1 -2 9 = 2 天。
1 1 +1 = 1 3 ; 日历年是1 9 00年1 2 月1 3 日。
如果上一步获得的扩散大于当前月月的总天数，则不会继续减去当前月月的总天数，请增加日历显示设计DS1 3 02 可以使用年度，每日，每小时，小时，分钟和秒，以及不同的功能，例如Leap年补偿 DS1 3 02 寄存器DS有1 3 02 个寄存器，其中7 个与日历和BCD代码形式的存储数据位有关。
，控制寄存器，充电寄存器，登记为RAM-RAMS等。
时钟爆发寄存器可以同时读取并写入所有寄存器，同时使用费用寄存器。
单个RAM总共有3 1 个单元，每个单元都配置为8 位字节，其寿命为控制单词是C0H〜FDH，读取奇数，甚至数字也在编写过程中。
检查单词是争执（写）和FFH（读）。
4 .2 .2 软件与硬件DS1 3 02 与实时显示的CPU之间的连接需要三行，即SCLK（7 ），E/A（6 ）和RST（5 ）。
图4 .2 .3 DS1 3 02 和CPU之间的连接实际上，在调试程序时，您只能在不添加电容器的情况下添加3 2 .7 6 8 kHz的晶体Zillator。
当选择晶体式式拉力器时，不同晶体拉力仪的错误也很棒。
此外，可以将DS1 8 B2 0添加到上述电路中以显示真实的时间温度。
只需采用CPU连接即可。
LCD也可以用LED替换，还可以使用1 0位多功能-8 段LCD显示模块LCM1 01 （北京Weixinjie Technology Development Co.，Ltd。
）。
看门狗（WDT）/时钟量和两个频率包含馅饼。
电力消耗较低，显示屏中的电力为2 μA（典型值），小于1 ＆mgr; A处于性能 - 节省模式，并且操作电压为2 .4 V至3 .3 V，并具有清晰的显示屏。
4 .3 整体设计实现过程：串行时钟芯片DS1 3 02 发送到微控制器，并处理微控制器并输出。
7 4 LS1 6 4 将串行信号转换为平行信号，每个信号具有1 6 4 个LED的7 段代码，三个1 6 4 对应于三线LED数字管。
微控制器P2 .6 -P2 .0连接到七个晶体管，作为列驱动器，总共有七个带有数字管的支柱。
整个过程显示在示意图中。
4 .4 软件-Design 4 .4 .1 程序流程图
请问一下verilog怎样写数码管显示？
1 首先，设计数字端口并将其连接到数字管的每个部分。2 接下来，将引脚4 -1 1 设置为输出模式。
3 接下来，创建一个显示5 的函数。
4 然后将延迟1 秒钟。
6 最后，创建一个显示功能。
4 .7 主体显示数字4 ，因此数字管显示数字。
求多功能数字钟verilog的代码
1 每个输入和输出信号的销钉详细信息：CLK：时钟信号RST：系统重置信号，主动低水平。时钟重置后，是：000000。
EN：姿势信号，主动低级别，按此键，并构成数字时钟。
S1 ：调整小时信号，主动低水平。
每次您按下时，小时都会在一小时内添加。
S2 ：求解分钟信号，调整主动低水平。
每次按下时，分钟会增加一分钟。
SKP：扬声器的输出，警报声音将在每小时5 9 分5 0秒之间产生，每小时0分1 0秒。
小时，小时，最小，最小，SEC，SECL：十个数字和单个数字分别与小时，分钟和其他数字一致。
2 编写了数字时钟程序，即Verilogdal：Modulaclock（Clk，RST，N，S1 ，S2 ，SPK，AARAH，HUMAL，HUMAL，MINH，MINAL，MINAL，SEC，SECL）; 3 ：0]小时，HL RL，Minh，Minl，Sech，Secl; regspk; regspk; minl <= 0; 分钟H <= 0; 小时<= 0; 小时<= 0; 当时钟停滞开始时（！s1 ）//调整后的小时开始（小时= 0）begihourl <= 0; 小时<=小时+1 ; endelsebeginif（hour =）= 2 && hour == 3 ）begihourl <= 0; 小时<= 0; endelsehorl <=小时+1 ; endendelsef（！s2 ）//调整Minute beginif（minl == 9 ）beginminl <= 0; if（minh = 5 5 ;）minh <= 0; elseminh <= mi nh+1 ; endelseminl <= minl+1 ; endelseif（secl == 9 ）//正常启动时钟<= 0; 如果（sech == 5 ）开始，则<= 0; if（minl == 9 ）beginminl <= 0; if（minh = 5 ）beginminh <= 0; 如果 。
， Endalsum inl
